Kiểm thử CXL là một trong những bài toán đo khó chịu nhất của lớp giao thức hiện nay, vì triệu chứng lỗi không xuất hiện ở nơi người ta quen tìm. Một liên kết PCIe hỏng thì báo lỗi gói, báo giảm tốc độ, báo mất link. Còn một liên kết Compute Express Link hỏng nhẹ ở lớp vật lý thường không báo gì cả: FEC âm thầm sửa, CRC âm thầm yêu cầu phát lại, và thứ duy nhất người dùng thấy là độ trễ truy cập bộ nhớ tăng vài chục nano-giây so với thiết kế. Với một thiết bị mà toàn bộ lý do tồn tại là kéo bộ nhớ ra khỏi khe DIMM mà vẫn giữ độ trễ chấp nhận được, đó không phải lỗi nhỏ — đó là hỏng sản phẩm.
Bài viết này đi vào phần mà tài liệu marketing thường lướt qua: CXL đặt yêu cầu gì lên lớp vật lý, phép đo nào thực sự chứng minh được liên kết đạt yêu cầu đó, và chọn nền đo theo tiêu chí nào.
CXL là gì và vì sao kiểm thử CXL không giống kiểm thử PCIe
Compute Express Link ra mắt bản 1.0 vào tháng 3 năm 2019, xây trên chân cắm và lớp vật lý của PCI Express nhưng bổ sung ngữ nghĩa nhất quán bộ nhớ lên trên ngữ nghĩa vào/ra vốn có. Điểm mấu chốt: CXL duy trì một không gian bộ nhớ thống nhất và nhất quán giữa CPU chủ và bộ nhớ nằm trên thiết bị gắn vào. CPU và thiết bị cùng thao tác trên một vùng nhớ, không phải chép qua chép lại.
Bản 2.0 phát hành tháng 11 năm 2020, giữ tương thích ngược hoàn toàn với 1.1 và 1.0, và bổ sung bốn nhóm tính năng: chuyển mạch một tầng, hỗ trợ bộ nhớ bền vững, gộp bộ nhớ dùng chung, và bảo mật — vẫn tương thích PCIe 5.0 và vẫn giữ đặc tính độ trễ thấp.
Ba giao thức con quyết định phép đo
CXL ghép kênh động ba giao thức trên cùng một liên kết:
- CXL.io — lớp vào/ra, về cơ bản là PCIe. Lo việc dò tìm thiết bị, cấu hình, ngắt, truy cập thanh ghi và DMA. Đây là lớp duy nhất bắt buộc phải có.
- CXL.cache — cho phép thiết bị lưu đệm (cache) bộ nhớ của chủ và giữ nhất quán với cache của CPU.
- CXL.mem — cho phép CPU truy cập bộ nhớ gắn kết trên thiết bị như bộ nhớ của chính nó. Đây là giao thức làm nên khái niệm bộ nhớ gắn kết mạch.
Ba giao thức này chia sẻ cùng một liên kết vật lý, nên mọi suy giảm ở lớp vật lý tác động đồng thời lên cả ba. Nhưng hậu quả thì khác nhau về mức độ: một khung CXL.io hỏng chỉ làm chậm một giao dịch DMA, còn một khung CXL.mem hỏng làm treo một lệnh nạp (load) mà CPU đang chờ. Đó chính là lý do CXL siết chặt ngân sách lỗi hơn PCIe thuần: cùng một tỉ lệ lỗi bit, hậu quả kiến trúc nặng hơn hẳn.
Lớp vật lý CXL 3.0: PAM4, FEC và ngân sách lỗi
CXL 3.0 dựa trên công nghệ PCIe 6.0 và nhân đôi tốc độ lên 64 GT/s mà không thêm độ trễ so với các thế hệ trước. Với liên kết rộng x16, băng thông thô tổng cộng đạt tới 256 GB/s.
Để đạt 64 GT/s, CXL 3.0 mượn từ PCIe 6.0 một tổ hợp ba thành phần: điều chế PAM-4, một lớp FEC nhẹ, và CRC mạnh, làm việc trên các flit 256 byte. Tổ hợp này không phải lựa chọn thẩm mỹ mà là hệ quả bắt buộc. PAM-4 nhồi hai bit vào mỗi ký hiệu bằng cách chia biên độ thành bốn mức, tức là ba mắt xếp chồng thay vì một mắt duy nhất như NRZ. Với cùng biên độ đỉnh-đỉnh, mỗi mắt PAM-4 chỉ còn khoảng một phần ba chiều cao — về mặt lý thuyết là mất khoảng 9,5 dB tỉ số tín hiệu trên nhiễu. Tỉ lệ lỗi bit thô ở mức đó không thể dùng trực tiếp, nên FEC trở thành thành phần bắt buộc chứ không còn là tùy chọn.
Nhưng FEC kéo theo vấn đề riêng: bộ giải mã phải gom đủ dữ liệu trước khi sửa được lỗi, tức là store-and-forward, tức là thêm độ trễ. Bản 3.0 xử lý bằng một biến thể flit tối ưu độ trễ, cắt nhỏ phần CRC thành các đơn vị con 128 byte để giảm chi phí store-and-forward ở lớp vật lý — giảm được từ 2 đến 5 ns.
Một chi tiết quan trọng cho người làm đo kiểm: định dạng flit 256 byte mới vẫn tương thích ngược với 8 GT/s, 16 GT/s và 32 GT/s. Nghĩa là cùng một thiết bị cần được kiểm ở nhiều tốc độ, và ma trận kiểm thử nở ra theo cả tốc độ lẫn định dạng flit chứ không chỉ theo tốc độ.
Quy trình kiểm thử CXL trong thực tế
Một chiến dịch đo tương đối đầy đủ ở lớp vật lý thường chạy theo bốn bước, và thứ tự này có lý do:
- Đo phát (transmitter) — dựng biểu đồ mắt PAM-4, tách jitter theo thành phần, kiểm tra các hệ số nhấn trước (pre-emphasis) mà thiết bị thực sự phát ra so với giá trị được yêu cầu.
- Đo thu (receiver) — nạp vào bộ thu một tín hiệu đã bị làm suy giảm có kiểm soát, rồi đếm lỗi. Đây là phép đo bắt buộc phải có nguồn phát dựng được suy giảm hiệu chuẩn, không thể thay bằng phép đo thụ động.
- Kiểm tra cân bằng liên kết (LinkEQ) — chạy đúng trình tự huấn luyện liên kết và quan sát hai đầu thương lượng hệ số cân bằng. Rất nhiều lỗi ngoài hiện trường nằm ở đây chứ không ở biểu đồ mắt.
- Đo giao thức — chỉ sau khi ba bước trên sạch mới nên bắt lỗi ở lớp giao thức, nếu không sẽ mất thời gian truy vết những thứ thực chất là nhiễu.
Bẫy phổ biến nhất là đảo ngược thứ tự này: đội thiết kế bắt được lỗi lạ ở lớp giao thức, dành nhiều tuần soi bảng trạng thái, cuối cùng phát hiện nguyên nhân là một hệ số FFE sai ở lớp vật lý.
Cây quyết định chọn nền đo cho kiểm thử CXL
Câu hỏi đầu tiên không phải “máy nào tốt nhất” mà là “thiết bị cần đo chạy ở thế hệ nào”. Ba nhánh rõ ràng:
- CXL 1.1 và 2.0 chạy trên lớp vật lý PCIe 5.0, tối đa 32 GT/s, điều chế NRZ. Nhánh này không cần nền đo PAM-4.
- CXL 3.0 chạy trên lớp vật lý PCIe 6.0, 64 GT/s, PAM-4. Nhánh này bắt buộc phải có nguồn phát PAM-4 hiệu chuẩn và bộ đếm lỗi tương ứng.
- Liên kết quang — khi CXL được kéo dài ra ngoài phạm vi bo mạch, phép đo mắt chuyển sang miền quang và cần máy hiện sóng lấy mẫu thay vì máy hiện sóng thời gian thực.
Chọn thiết bị Keysight cho kiểm thử CXL
Với nhánh 64 GT/s, thiết bị trung tâm là hệ thống BERT tốc độ cao Keysight M8040A. Máy làm việc ở tốc độ ký hiệu từ 2 đến 32 và 64 Gbaud, và cho phép chọn PAM4, PAM3 hoặc NRZ ngay trên giao diện — nghĩa là cùng một nền đo phục vụ được cả nhánh CXL 2.0 lẫn nhánh CXL 3.0 mà không phải đổi khung máy.
Ba đặc điểm khiến M8040A phù hợp riêng cho bài toán này. Thứ nhất, máy hỗ trợ huấn luyện liên kết tương tác ở đầy đủ các mốc 2,5 / 5 / 8 / 16 / 32 / 64 GT/s của PCI Express — chính là bước LinkEQ nói ở trên. Thứ hai, máy có bộ FFE 5 nhánh tích hợp ở phía phát cùng nhiều bộ giá trị đặt sẵn để bù suy hao kênh. Thứ ba, khối nhồi jitter đã hiệu chuẩn sẵn cho RJ, PJ tần số thấp và tần số cao, BUJ, jitter clk/2 và SSC — điều kiện cần để phép đo bộ thu có ý nghĩa so sánh được. Mỗi mô-đun có hai kênh phát, đủ để dựng một kênh gây nhiễu mô phỏng lane lân cận.
Khi cần tách riêng chức năng tạo mẫu, bộ tạo mẫu BERT Keysight M8045A là mô-đun phát trong cùng họ. Với các dự án còn nằm ở thế hệ 32 GT/s — tức phần lớn thiết bị CXL 1.1 và 2.0 đang có mặt trên thị trường — hệ thống J-BERT Keysight M8020A là lựa chọn hợp lý hơn về chi phí, vì nhánh đó không cần năng lực PAM-4.
Cho nhánh quang, máy hiện sóng lấy mẫu DCA-M Keysight N1092D phủ dải phân tích dạng sóng quang từ 8,4 đến 64 GBaud với jitter nội tại dưới 200 fs rms — đủ thấp để phần jitter do chính máy đo đóng góp không lấn át phần cần đo.
Nếu bạn đang xây dựng năng lực đo cho lớp vật lý 64 GT/s, phần nền tảng về PAM4 và mô hình lỗi FEC đã được trình bày kỹ hơn trong bài Kiểm thử PCIe 6.0: PAM4, mô hình lỗi FEC và vai trò của BERT.
Kết luận
Điều đáng nhớ nhất về kiểm thử CXL: đây là giao thức mà lỗi lớp vật lý không biểu hiện thành lỗi, mà biểu hiện thành độ trễ. Vì vậy chỉ đếm lỗi bit ở đầu ra là chưa đủ — cần đo ở đúng thứ tự phát, thu, cân bằng liên kết rồi mới tới giao thức, và cần nền đo dựng được suy giảm có hiệu chuẩn chứ không chỉ quan sát thụ động.
Techmaster Electronics là đại lý ủy quyền của Keysight tại Việt Nam và vận hành phòng hiệu chuẩn đạt ISO/IEC 17025. Nếu bạn cần tư vấn cấu hình nền đo cho dự án CXL, hoặc cần hiệu chuẩn định kỳ cho thiết bị đo tốc độ cao đang có, liên hệ hotline 0908 173 345 để được kỹ sư ứng dụng hỗ trợ.
