Phép đo tham số S trên wafer luôn có hai lớp “đồ gá” nằm giữa máy phân tích mạng và transistor: đầu dò (probe) cùng cáp, và phần pad, đường dẫn, lỗ via phải vẽ thêm để đầu dò chạm được linh kiện. De-embedding đồ gá on-wafer là bài toán gỡ cả hai lớp đó khỏi số đo. Gỡ sai, mô hình transistor sẽ mang theo điện dung của pad như thể đó là của linh kiện.
Bài này đi theo trình tự phòng đo RF trên wafer thường làm: tầng một hiệu chuẩn tới đầu probe trên đế chuẩn ISS, tầng hai gỡ pad và đường dẫn để tới cực linh kiện. Ở mỗi tầng, câu hỏi then chốt là thuật toán giả định gì về chuẩn, và mặt phẳng tham chiếu thực sự nằm ở đâu.
Vì sao de-embedding đồ gá on-wafer phải chia hai tầng
Một bài báo năm 2014 trên IEEE Transactions on Microwave Theory and Techniques của nhóm tác giả NIST và nhiều trường đại học mô tả quy trình phổ biến gồm hai bước, gọi là hai “tầng”. Tầng một thường là hiệu chuẩn đầu probe ngoài wafer, thực hiện trên đế chuẩn trở kháng thương mại bằng các chuẩn tập trung và thuật toán SOLT, LRM hoặc LRRM.
Tầng một đưa mặt phẳng tham chiếu từ cổng đồng trục của máy về đầu probe. Các tác giả nhận xét hiệu chuẩn này phần nào mang tính gần đúng, vì tại đó không có một mặt phẳng duy nhất được định nghĩa chặt chẽ, nhưng nó vẫn được dùng rộng rãi nhất vì người dùng không phải tự chế tạo chuẩn.
Với mạch khuếch đại hoàn chỉnh, dừng ở đầu probe thường chấp nhận được. Với transistor thì không. Tầng hai, gọi là hiệu chuẩn trích ký sinh, phải trừ ký sinh của pad, của đoạn đường truyền nối pad tới linh kiện và của via, để dời mặt phẳng tham chiếu tới cực transistor. Trong thí nghiệm của bài báo, transistor cách pad một đoạn vi dải 150 µm để hạn chế ghép giữa hai probe; đoạn đó cũng là đồ gá cần gỡ. Con đường thay thế là TRL chế tạo ngay trên wafer: ký sinh của pad và đường dẫn được gộp vào mô hình sai số, mặt phẳng tham chiếu nằm trong đường truyền sát transistor, đổi lại tốn diện tích wafer.
Chuẩn hiệu chuẩn ISS: trên đế chuẩn có gì
Chuẩn hiệu chuẩn ISS (impedance standard substrate) mang nhiều bộ short, open, load và thru dạng đồng phẳng. Theo tổng quan của Phòng thí nghiệm Vật lý Quốc gia Anh (NPL), các chuẩn này có điện dung và điện cảm ký sinh, nên hãng probe thường công bố hệ số hiệu chuẩn xác định trên một ISS thương mại.
Lấy một đế cụ thể: AC2-2 của MPI làm bằng alumina dày 635 µm, dành cho probe GSG bước chân 100 đến 250 µm, có 26 nhóm chuẩn tập trung và 5 đường truyền dùng cho cả hiệu chuẩn lẫn kiểm chứng. Tải có điện trở điển hình 50 Ω với sai số cắt chỉnh điển hình ±0,3 %, chuẩn open là pad vàng trên đế. Đường thru trễ 1,10 ps; năm đường line từ 3,00 ps tới 38,50 ps, mỗi đường chỉ được khuyến nghị cho TRL trong một dải riêng, ví dụ line 3,00 ps cho 45 đến 145 GHz và line 38,50 ps cho 2 đến 10 GHz. ISS của FormFactor dùng tới 325 GHz, một số mã có đường kiểm chứng trễ 0,5 tới 40 ps.
“Định nghĩa đầu probe” nghĩa là gì
Hiệu chuẩn “tới đầu probe” ngầm dùng một bộ định nghĩa chuẩn: tải cắt chỉnh về 50 Ω một chiều, thru có độ trễ đã biết, open và short mang điện dung, điện cảm theo mô hình. Trên máy PNA, open được mô hình hoá là C = C0 + C1·F + C2·F² + C3·F³, short là L = L0 + L1·F + L2·F² + L3·F³, thru bằng độ trễ và suy hao. Các hệ số này gắn với một cách đặt probe cụ thể, trong khi FormFactor lưu ý độ chính xác đặt probe của người vận hành thường không tốt hơn 5 µm. Đó là gốc rễ khác biệt giữa các thuật toán.
SOLT, LRM, phương pháp LRRM và TRL giả định điều gì
Nguyên lý SOLT, TRL và ràng buộc pha của đường line đã được phân tích trong bài hiệu chuẩn TRL và SOLT chọn theo môi trường đo. Ở đây chỉ xét những gì mỗi thuật toán cần biết khi dùng trên wafer.
SOLT và LRM
SOLT yêu cầu short, open, load ở mỗi cổng và thru đều có đặc tính điện đã biết đầy đủ. Vì hệ số xác định cho một vị trí probe, NPL đánh giá SOLT tương đối nhạy với sai số đặt probe. LRM không cần biết điện dung của open hay điện cảm của short, nhưng hành vi của tải phải được hiểu rõ, vì trở kháng tham chiếu của phép hiệu chuẩn chính là trở kháng của chuẩn match.
Phương pháp LRRM: một tải, điện cảm tự xác định
Phương pháp LRRM (line-reflect-reflect-match) được Davidson, Jones và Strid công bố tại hội nghị ARFTG lần thứ 36 năm 1990. Theo FormFactor, LRRM cần một thru đã biết đầy đủ để định vị mặt phẳng tham chiếu, và một chuẩn match mô hình R nối tiếp L, trong đó R lấy từ giá trị một chiều còn L chưa biết nhưng không đổi theo tần số; các reflect chỉ cần giống nhau ở hai cổng. NPL bổ sung: LRRM chỉ cần một match trong khi LRM cần hai, điện cảm của match tính được nhờ phép đo open, và LRRM dùng đúng bộ chuẩn như SOLT nhưng cần ít thông tin hơn nên ít nhạy với sai lệch nhỏ khi đặt probe. FormFactor ghi nhận người dùng thấy độ tái lập tốt hơn với LRRM so với SOLT, đặc biệt ở bước sóng milimet.
Giới hạn: theo NIST, cách xác định điện cảm tải này giả định điện trở và điện cảm không phụ thuộc tần số, line ngắn ít suy hao và reflect không tổn hao. Với tải và đường truyền kém lý tưởng như trên MMIC, Williams và Marks thêm một line dài vừa phải để đặc trưng hoá chúng.
TRL, multiline TRL và chỗ đứng của firmware
TRL chỉ cần thru, một reflect đối xứng và line; trợ giúp của PNA nêu một line chỉ dùng được trong dải tần 8:1. Multiline TRL của NIST dùng mọi line với trọng số khác nhau ở từng tần số và được xem là phép hiệu chuẩn tham chiếu, nhưng bộ line dài chiếm diện tích wafer đắt đỏ.
Trang trợ giúp TRL của PNA liệt kê họ TRL gồm TRM, LRL và LRM; LRRM không có trong danh sách đó. LRRM, LRM+, SOLR, lai LRRM-SOLR và multiline TRL kiểu NIST có trong phần mềm WinCal 5 của FormFactor, loại phần mềm chạy cùng PNA hoặc PNA-X trong giải pháp đo mức wafer Keysight giới thiệu. Khi hai probe đặt vuông góc, phương thức Unknown Thru của PNA chỉ cần thru tương hỗ (S21 = S12) và biết pha trong 1/4 bước sóng.
Tầng hai: gỡ pad và đường dẫn bằng open, short và đường truyền
Sau hiệu chuẩn đầu probe, cấu trúc thử thường được đo theo ba biến thể: linh kiện thật, bản sao để hở tại vị trí linh kiện (open) và bản sao nối tắt tại đó (short). Kỹ thuật của Koolen và cộng sự năm 1991 tính cả ký sinh nối tiếp thay vì chỉ ký sinh song song, và ưu thế rõ khi tần số vượt vài GHz. Open cho dẫn nạp song song của pad (trừ theo Y), short cho trở kháng nối tiếp (trừ theo Z). Khi đồ gá đã có mô hình S2P, Fixture Simulator của PNA loại bỏ mạch đó giữa mặt phẳng tham chiếu và linh kiện, tính cả sai lệch phối hợp trở kháng mà port extension bỏ qua; trình tự luôn là hiệu chuẩn trước, de-embedding sau.
Open-short chưa đủ khi có đường truyền truy cập
Bài báo năm 2014 cho kết quả đáng lưu tâm. Với tầng một là SOLT trên ISS, open-short làm các thông số trích như điện dung cổng-nguồn hay hỗ dẫn phẳng hơn theo tần số, nhưng vẫn không bằng TRL chế tạo trên wafer. Áp các biến thể open-short, short-open, pad-short-open lên cùng dữ liệu SOLT cho kết quả khác nhau đáng kể: pad, đoạn vi dải 150 µm và via chưa được gỡ hết, vì các thuật toán này không được thiết kế cho đường truyền truy cập. Khi tầng một là TRL trên wafer, các hiệu chỉnh tầng hai rất nhỏ và gần như trùng nhau.
Ngoại lệ là phương pháp pad-line của Mangan và cộng sự: thêm hai đường truyền dài khác nhau, gỡ điện dung pad, ước lượng trở kháng đặc tính, đặt mặt phẳng tham chiếu tại điểm mong muốn, rồi dùng short-open gỡ via. Cách này sửa được phần lớn sai số của SOLT lẫn LRRM đầu probe mà tốn ít diện tích hơn nhiều so với bộ multiline TRL đầy đủ. Cũng trong nghiên cứu này, LRRM đầu probe cho kết quả gần bằng, có trường hợp rõ ràng tốt hơn, SOLT đầu probe.
Kiểm chứng và những bẫy làm lệch mặt phẳng tham chiếu
- Đo chuẩn không tham gia hiệu chuẩn. FormFactor gợi ý đo một chuẩn TRL trên ISS, như stub hở dài hoặc đường truyền dài, lưu làm “chuẩn vàng” để so lần sau, và lưu tệp .WCF để tính lại từ dữ liệu thô.
- So sánh hai phép hiệu chuẩn. Phương pháp so sánh hiệu chuẩn của NIST cho giới hạn trên của sai khác với mọi linh kiện thụ động; hai lần multiline TRL liên tiếp cho mức sàn lặp lại do tiếp xúc và trôi máy.
- Kiểm tra độ phẳng thông số nội. Điện dung, điện dẫn và hỗ dẫn của transistor nhỏ chỉ phụ thuộc yếu vào tần số; nếu chúng thay đổi rõ, hiệu chuẩn hoặc bước gỡ ký sinh còn sai.
Bẫy cơ khí và điện từ
Theo MPI, probe đã chạm mặt khi các mũi bắt đầu trượt tới; vết chạm đều ở mọi mũi cho biết probe đã cân bằng, và độ ấn sâu khuyến nghị cho probe TITAN là 10 µm. Ở dải milimet, NPL ghi nhận nhiều hiện tượng không phụ thuộc thuật toán: cấu trúc nằm trong vùng “bóng” của probe gây hốc cộng hưởng trên S21; mode ký sinh thường xuất hiện trên 50 GHz làm đường cong gợn khi đế đặt trên mâm kim loại và giảm khi đặt trên vật liệu hấp thụ; probe bước 100 µm và 150 µm, cùng hệ đo, lệch nhau có hệ thống trên 50 GHz.
Chọn máy phân tích mạng Keysight cho đo on-wafer
Máy phân tích mạng quyết định dải tần, số cổng và kiểu đầu nối mà chuỗi cáp, probe phải tương thích. Kiến thức nền về tham số S có trong bài tham số S và hiệu chuẩn VNA khi đo RFIC.
Keysight N5247B là máy PNA-X 2 hoặc 4 cổng, 10 MHz tới 67 GHz, xuống 900 Hz với tuỳ chọn 425, cổng đo 1,85 mm. Keysight N5227B là máy PNA cùng dải 10 MHz tới 67 GHz, 2 hoặc 4 cổng, cổng 1,85 mm. Với cả hai, khoảng 67 đến 70 GHz chỉ có số liệu điển hình và suy giảm ở một số tần số do mode của đầu nối, cáp và bộ chuyển 1,85 mm.
Nếu dải làm việc dừng ở 50 GHz, Keysight N5245B là máy PNA-X 10 MHz tới 50 GHz với cổng 2,4 mm. Với trạm probe cần thiết bị gọn, Keysight P5028A là máy phân tích mạng USB 4 cổng, 100 kHz tới 53 GHz, cổng 1,85 mm, điều khiển bằng máy tính ngoài.
Kết luận
De-embedding đồ gá on-wafer cho số liệu dùng được khi mỗi tầng có giả định rõ ràng: tầng một chọn thuật toán theo những gì thực sự biết về chuẩn trên ISS, trong đó LRRM chịu sai lệch đặt probe tốt hơn SOLT; tầng hai chọn cấu trúc gỡ khớp với đường dẫn thật, vì open-short không được thiết kế cho đường truyền truy cập. Khi cần độ tin cậy cao nhất ở dải milimet, TRL chế tạo trên wafer là mốc để kiểm chứng các cách còn lại.
Mọi tầng hiệu chuẩn chỉ có ý nghĩa khi bản thân máy phân tích mạng còn trong dung sai. Techmaster Electronics là đại lý uỷ quyền của Keysight tại Việt Nam, vận hành phòng hiệu chuẩn theo ISO/IEC 17025 và hỗ trợ hiệu chuẩn máy phân tích mạng cùng thiết bị đo RF. Để được tư vấn cấu hình đo on-wafer hoặc đặt lịch hiệu chuẩn, vui lòng liên hệ hotline 0908 173 345.
