Trên một bo mạch tốc độ cao hiện đại, phần lớn thời gian gỡ lỗi không tiêu vào đường tín hiệu mà vào đường nguồn. Lõi xử lý chạy ở điện áp thấp nhưng rút dòng lớn với sườn dốc, và mọi biến động trên rail đều quay lại làm méo tín hiệu vì chính mặt phẳng nguồn là mặt phẳng tham chiếu của các đường truyền. Vì vậy toàn vẹn nguồn PDN không phải một chuyên đề tách rời khỏi toàn vẹn tín hiệu — hai bài toán dùng chung một cấu trúc vật lý và phải được giải cùng nhau. Bài này đi qua công thức nền tảng, phổ trở kháng theo tần số, chỗ nguy hiểm thật sự, và cách xác nhận kết quả bằng cả mô phỏng lẫn phép đo.
Toàn vẹn nguồn PDN quy về một đại lượng: trở kháng
Mạng phân phối nguồn (power distribution network) là tất cả những gì nằm giữa bộ điều áp và chân nguồn của chip: mặt phẳng đồng, via, tụ khối, tụ tách và tụ trên đế. Khi chip rút một bước dòng ΔI, điện áp tại chân nó sụt đi một lượng ΔV = ΔI × Z(f), với Z(f) là trở kháng mà chip “nhìn thấy” ngược về phía nguồn tại tần số của bước dòng đó.
Toàn bộ nghề thiết kế PDN gói trong một câu: giữ Z(f) đủ thấp trên toàn dải tần mà chip thực sự rút dòng. Không phải thấp ở một điểm — thấp trên cả dải, và quan trọng không kém là phẳng. Lý do sẽ rõ ở phần phản cộng hưởng bên dưới.
Trở kháng đích PDN: công thức và một ví dụ có số
Theo cách trình bày của Barry Olney (In-Circuit Design, tài liệu AN2018-1 về phương pháp trở kháng đích), trở kháng đích PDN là sự kết hợp của dòng quá độ xấu nhất và đặc tả nhiễu điện áp, hai thứ cùng nhau đặt ra trần trở kháng cho phép của PDN. Điện áp nhiễu cho phép lấy từ VDD nhân với tỉ lệ gợn cho phép (thường 5%), còn dòng quá độ lấy từ dòng cực đại nhân với hệ số chu kỳ (thường 50%).
Một ví dụ cụ thể: rail lõi 1,0 V, gợn cho phép 5% cho ra 50 mV; chip có dòng cực đại 40 A với hệ số chu kỳ 50% cho ra dòng quá độ 20 A. Trở kháng đích là 50 mV / 20 A = 2,5 mΩ. Con số này nhỏ đến mức gần như mọi trực giác từ mạch tần số thấp đều sai: 2,5 mΩ là điện trở của một đoạn dây đồng ngắn, và bạn phải giữ được nó không phải ở DC mà tới hàng trăm MHz.
Olney cũng lưu ý một điểm hay bị dùng sai khi có nhiều chip trên cùng một rail: các trở kháng đích được cộng tuyến tính ở DC và tần số thấp, nhưng cộng theo kiểu thống kê ở tần số cao — vì khi tần số tăng, các đỉnh dòng trở nên tách biệt về mặt không gian và xác suất chúng rút dòng đồng pha giảm mạnh. Cộng tuyến tính ở mọi tần số sẽ dẫn tới một trở kháng đích khắt khe vô lý và một BOM tụ đắt vô ích.
Phổ trở kháng chia theo tần số: ai lo đoạn nào
Không một phần tử nào giữ được trở kháng thấp trên toàn dải, nên PDN là công trình chuyển giao trách nhiệm theo tần số. Phân vùng thường dùng trong thực hành thiết kế:
- Từ DC tới khoảng 10 kHz — bộ điều áp (VRM). Vòng điều khiển của nó đủ nhanh để giữ điện áp ở đây, và không nhanh hơn.
- 10 kHz – 1 MHz — tụ khối (bulk), thường là tụ điện phân hoặc tụ tantalum dung lượng lớn.
- 1 MHz – 100 MHz — tụ gốm nhiều lớp (MLCC) đặt gần chip.
- 100 MHz – 1 GHz — điện dung giữa các mặt phẳng nguồn và đất, cộng với cấu trúc via.
- Trên 1 GHz — điện dung trên đế và trên chip; ở đây bo mạch gần như không còn ảnh hưởng gì.
Ranh giới chuyển giao là nơi sinh chuyện. Mỗi tụ thật là một mạch RLC nối tiếp: dưới tần số cộng hưởng nối tiếp nó là tụ, trên đó nó là cuộn cảm. Điều này giải thích vì sao cách nối tụ quan trọng ngang với trị số tụ. Olney đưa một so sánh có số: một đường mạch trên mặt rộng 25 mil dày 1 mil có điện cảm 460 pH, trong khi cặp via nguồn cộng với mặt phẳng chỉ có tổng điện cảm vòng 324 pH — nối tụ thẳng xuống mặt phẳng giảm khoảng 30% điện cảm so với chạy đường mạch trên mặt tới chân BGA.
Phản cộng hưởng — chỗ nguy hiểm thật sự
Nếu chỉ nhìn mức, người ta sẽ nghĩ cứ thêm tụ là tốt. Thực tế ngược lại. Khi điện cảm của một tầng tách nguồn cộng hưởng với điện dung của tầng kế tiếp, phổ trở kháng xuất hiện một đỉnh phản cộng hưởng. Đỉnh đó có thể cao hơn trở kháng đích vài lần dù mọi điểm khác đều đạt. Một bước dòng có năng lượng đúng tại tần số đỉnh sẽ tạo ra sụt áp vượt đặc tả, và lỗi sẽ biểu hiện dưới dạng treo ngẫu nhiên rất khó tái lập.
Hệ quả thứ hai là EMI. Olney nhận định rằng khi tốc độ tăng, các cấu trúc vật lý trên bo có kích thước tiến tới giới hạn một phần tư bước sóng có thể trở thành bộ bức xạ điện từ hiệu quả, và PDN vì thế đã trở thành một trong những yếu tố rủi ro EMI hàng đầu của thiết kế tốc độ cao; cách tốt nhất để tránh bức xạ từ PDN là bảo đảm một phổ trở kháng không có cộng hưởng. Cùng biện pháp đó đồng thời giảm nhiễu chuyển mạch đồng thời (SSN) và jitter của tín hiệu tốc độ cao — đây chính là chỗ hai bài toán nguồn và tín hiệu gặp nhau.
Mô phỏng SI PI trong PathWave ADS: SIPro và PIPro làm gì
Quy trình mô phỏng SI PI hiện đại chạy trực tiếp trên layout thật, không trên mô hình đơn giản hoá. Trong PathWave ADS, hai phần tử phân tích đảm nhiệm hai nửa bài toán.
PIPro lo phía nguồn với bốn loại phân tích: sụt áp một chiều (DC IR drop), trở kháng PDN theo tần số (AC PDN impedance), cộng hưởng mặt phẳng nguồn (power plane resonance), và phân tích nhiệt – điện kết hợp. Kết quả hiển thị dưới dạng hình ảnh ba chiều về phân bố công suất tiêu tán, phân bố điện áp và mật độ dòng — cho phép nhìn ngay ra điểm nóng thay vì đọc bảng số. PIPro còn có tiện ích tối ưu danh mục linh kiện để chọn tổ hợp tụ tách đạt mục tiêu với chi phí thấp nhất.
SIPro lo phía tín hiệu: trích mô hình điện từ nắm bắt tổn hao và ghép chéo giữa các đường tín hiệu, xuất tham số S trong miền tần số, kết quả TDR/TDT trong miền thời gian, và tham số S kiểu hỗn hợp — trong đó có phần chuyển đổi vi sai sang chế độ chung, đại lượng phản ánh trực tiếp nguy cơ bức xạ. Keysight mô tả công nghệ nền là “composite EM technology” cho độ chính xác tiệm cận các bộ giải điện từ ba chiều trong một phần nhỏ thời gian, và nhấn mạnh không cần đơn giản hoá layout.
Điểm nối giữa hai công cụ mới là giá trị thật: khi mô phỏng tín hiệu có tính đến trạng thái của mặt phẳng nguồn (power-aware), bạn thấy được phần jitter sinh ra bởi nhiễu nguồn — phần mà mô phỏng SI thuần tuý luôn báo bằng không.
Đo để kiểm chứng: máy phân tích mạng và máy hiện sóng
Mô phỏng đúng đến đâu vẫn phải đối chiếu với bo mạch thật. Phía trở kháng, phép đo chuẩn mực cho PDN là cấu hình hai cổng nối song song (2-port shunt-through), vì phép đo phản xạ một cổng không đủ độ phân giải ở mức milliohm — sai số của hệ đo lớn hơn cả đại lượng cần đo. Lưu ý thực hành quan trọng: cấu hình này tạo vòng lặp đất giữa hai cổng, cần chèn bộ cách ly chế độ chung ở dải tần thấp, nếu không kết quả dưới vài trăm kHz sẽ sai lệch có hệ thống.
Keysight N5227B phủ từ 900 Hz tới 67 GHz với cấu hình 2 hoặc 4 cổng — dải dưới đủ thấp để chạm tới vùng tụ khối, dải trên đủ cao để cùng lúc đo tham số S của kênh tín hiệu và cấu trúc via. Dùng chung một máy cho cả hai việc là cách rút ngắn đáng kể chu kỳ xác nhận thiết kế.
Phía miền thời gian, việc cần làm là đo gợn thật trên rail dưới tải thật và bắt đúng những sự kiện hiếm gây sụt áp. Keysight UXR0104A cho băng thông 10 GHz, tốc độ 128 GSa/s trên tất cả các kênh, ADC 10 bit và bộ nhớ tới 2 Gpts; ADC 10 bit đáng chú ý vì đo gợn milivolt trên nền một volt là bài toán dải động, không phải bài toán băng thông. Khi cần đồng thời quan sát kênh tín hiệu mmWave và rail nguồn trên cùng một khung thời gian, DSOV334A với 33 GHz và 80 GSa/s là lựa chọn phù hợp. Cách chọn giữa các dòng Infiniium đã được phân tích riêng trong bài máy hiện sóng băng thông cao Keysight Infiniium.
Trình tự làm việc gọn nhất: tính trở kháng đích từ đặc tả rail; mô phỏng phổ trở kháng và tối ưu tổ hợp tụ để đường cong nằm dưới đích và không có đỉnh phản cộng hưởng; kiểm tra sụt áp một chiều và điểm nóng nhiệt; xuất mô hình nguồn sang mô phỏng kênh để lấy jitter có tính tới nhiễu nguồn; cuối cùng đo kiểm chứng bằng phép đo hai cổng nối song song và đo gợn dưới tải thật.
Mọi con số milliohm ở trên chỉ đáng tin khi hệ đo còn trong hạn hiệu chuẩn — ở mức 2,5 mΩ, sai số hệ thống của máy phân tích mạng là thành phần không thể bỏ qua. Techmaster Electronics là đại lý uỷ quyền của Keysight tại Việt Nam và vận hành phòng hiệu chuẩn theo ISO/IEC 17025. Gọi 0908 173 345 để được tư vấn cấu hình đo PDN, bộ đồ gá và lịch hiệu chuẩn cho phòng lab của bạn.
