PCIe 6.0 là thế hệ đầu tiên trong lịch sử PCI Express từ bỏ điều chế NRZ. Việc chuyển sang PAM4 kéo theo một thay đổi triết lý còn lớn hơn: liên kết không còn được thiết kế để gần như không bao giờ sai, mà được thiết kế để sai thường xuyên nhưng sửa được. Toàn bộ cách kiểm thử PCIe 6.0 phải viết lại theo tư duy đó — ngưỡng lỗi mục tiêu, chỉ tiêu chấp nhận và cả loại thiết bị cần dùng đều khác các thế hệ trước. Bài viết này giải thích những thay đổi cốt lõi và vai trò của máy đo tỉ lệ lỗi bit trong quy trình.
Vì sao PCIe 6.0 chuyển sang PAM4
PCIe 6.0 đạt tốc độ 64 GT/s mỗi làn, gấp đôi PCIe 5.0. Cách hiển nhiên để làm điều đó là tăng gấp đôi tốc độ ký hiệu NRZ lên 64 GBaud — nhưng phương án này bất khả thi về mặt vật liệu. Tần số Nyquist khi đó lên tới 32 GHz, và ở tần số này suy hao điện môi cùng suy hao dẫn trên các loại vật liệu mạch in thương mại lớn đến mức chỉ vài chục milimet đường truyền đã tiêu hết toàn bộ ngân sách suy hao.
Giải pháp là PAM4: bốn mức biên độ thay vì hai, mang hai bit trên mỗi đơn vị ký hiệu. Nhờ đó tốc độ dữ liệu tăng gấp đôi trong khi tốc độ ký hiệu vẫn giữ ở 32 GBaud và tần số Nyquist vẫn là 16 GHz — đúng bằng PCIe 5.0. Suy hao kênh truyền vì thế không đổi, và hạ tầng mạch in hiện có vẫn dùng được.
Cái giá phải trả nằm ở biên nhiễu. Với cùng biên độ đỉnh–đỉnh, PAM4 phải chia thành ba khoảng mắt thay vì một, nên biên độ mỗi mắt chỉ còn khoảng một phần ba. Mức suy giảm biên nhiễu khoảng 9,5 dB so với NRZ. Hệ quả là mọi thứ trước đây bỏ qua được — xuyên nhiễu, phản xạ, nhiễu nguồn — nay đều trở thành yếu tố quyết định.
Mô hình lỗi mới: FEC, flit và ngưỡng 10⁻⁶
Với biên nhiễu bị cắt như vậy, không thể kỳ vọng tỉ lệ lỗi bit thô đạt 10⁻¹² như các thế hệ NRZ. PCI-SIG chọn hướng ngược lại: chấp nhận tỉ lệ lỗi thô cao rồi sửa bằng mã sửa lỗi tiến (FEC).
Chỉ tiêu mới là first burst error rate (FBER) — xác suất xảy ra bit lỗi đầu tiên tại máy thu — với mức mục tiêu 10⁻⁶. Con số này được PCI-SIG chốt sau các nghiên cứu về đánh đổi giữa độ trễ, chi phí và độ tin cậy.
Để bù lại, PCIe 6.0 đóng gói dữ liệu thành đơn vị cố định gọi là flit kích thước 256 byte, gồm 236 byte gói giao dịch (TLP) và 6 byte gói lớp liên kết (DLP) được bảo vệ bằng 8 byte CRC dựa trên mã Reed–Solomon trên trường GF(2⁸); toàn bộ 250 byte này lại được bảo vệ tiếp bằng mã FEC sửa một ký hiệu, xen kẽ ba chiều, mỗi chiều 2 byte.
Ý nghĩa với người làm kiểm thử rất lớn: không còn một con số BER duy nhất để phán đạt hay trượt. Phải phân biệt tỉ lệ lỗi trước FEC (thứ mà lớp vật lý thực sự tạo ra) và tỉ lệ lỗi hiệu dụng sau FEC (thứ mà hệ thống nhìn thấy). Một liên kết có thể chạy “không lỗi” ở mức ứng dụng trong khi lớp vật lý đang phải sửa lỗi liên tục và không còn chút biên dự phòng nào. Phép đo tốt phải nhìn được vào lớp dưới, không chỉ đếm lỗi ở lớp trên.
Kiểm thử PCIe 6.0: máy phát, máy thu và kênh truyền
Quy trình tuân thủ chia thành ba nhóm phép đo với ba loại thiết bị khác nhau:
- Đo máy phát (Tx) — kiểm tra chất lượng tín hiệu ra: biên độ mắt của cả ba mắt PAM4, jitter, thời gian chuyển mức, độ tuyến tính giữa bốn mức (đặc trưng bằng tỉ số phân tách các mức) và hiệu quả của bộ cân bằng phía phát. Ba mắt PAM4 hiếm khi đồng đều — sự chênh lệch giữa chúng chính là dấu hiệu phi tuyến của mạch lái.
- Đo máy thu (Rx) — kiểm tra khả năng chịu suy giảm: bơm vào máy thu một tín hiệu đã bị làm xấu có kiểm soát (thêm jitter, nhiễu, suy hao kênh) rồi xác nhận nó vẫn giải mã đúng trong ngưỡng cho phép. Đây là phép đo bắt buộc phải có máy phát mẫu chất lượng cao kèm khả năng bơm suy giảm định lượng.
- Đo kênh truyền — đặc trưng hoá suy hao, phản xạ và xuyên nhiễu của đường truyền, thường bằng tham số S, để tách phần đóng góp của kênh khỏi phần của linh kiện.
Nhóm phép đo máy thu là nơi BERT (Bit Error Ratio Tester) không thể thay thế. Máy hiện sóng cho biết dạng sóng trông thế nào, nhưng chỉ BERT mới trả lời được câu hỏi cuối cùng: với tín hiệu xấu đến mức này, máy thu còn giải mã đúng hay không, và sai với tỉ lệ bao nhiêu. Ở thế hệ trước, một phép đo tổng jitter tại BER 10⁻¹² trên BERT cần truyền khoảng 10/BER bit — mất khoảng 70 phút. Với ngưỡng 10⁻⁶ của PCIe 6.0, thời gian đo rút ngắn rất nhiều, đổi lại phép đo phải bao gồm cả hành vi cụm lỗi (burst) chứ không chỉ lỗi đơn lẻ, vì FEC được thiết kế quanh giả định về độ dài cụm lỗi.
Những cạm bẫy thực hành
- Đánh giá bằng một mắt duy nhất. Ba mắt PAM4 phải được đo riêng. Báo cáo trung bình ba mắt sẽ che mất mắt xấu nhất — mà mắt xấu nhất mới quyết định.
- Bỏ qua độ tuyến tính mức. Bốn mức PAM4 lý tưởng cách đều nhau; mạch lái phi tuyến làm chúng lệch, thu hẹp mắt ở giữa dù biên độ tổng vẫn đạt.
- Không de-embed đồ gá. Ở 16 GHz Nyquist, cáp và đồ gá đóng góp suy hao đáng kể. Không loại trừ là đang đo hệ đo chứ không phải thiết bị.
- Nhầm lẫn hai loại tỉ lệ lỗi. Báo cáo tỉ lệ lỗi sau FEC như thể đó là chất lượng lớp vật lý sẽ che giấu việc biên dự phòng đã cạn.
- Bỏ qua phân bố cụm lỗi. Cùng một tỉ lệ lỗi tổng nhưng phân bố thành cụm dài sẽ vượt khả năng sửa của FEC, trong khi lỗi rải rác thì không.
- Đo thiếu tổ hợp cân bằng. Máy phát và máy thu đều có bộ cân bằng thích nghi; kết quả phụ thuộc vào tổ hợp hệ số đang dùng, nên phải ghi rõ cấu hình vào biên bản.
Chọn thiết bị Keysight cho kiểm thử PCIe 6.0
Một trạm kiểm thử lớp vật lý PCIe 6.0 tối thiểu cần hai khối:
- Máy phát mẫu và đo tỉ lệ lỗi bit: hệ thống BERT tốc độ cao Keysight M8040A hoạt động tới 64 GBaud với điều chế PAM4 và NRZ, dạng module trên nền tảng AXIe, kèm phần mềm phân tích BER, hướng tới các ứng dụng SerDes 224G, PCIe và quang học. Tốc độ 64 GBaud cho biên dự phòng thoải mái so với mức 32 GBaud mà PCIe 6.0 yêu cầu — biên này quan trọng vì thiết bị đo cần sạch hơn hẳn thiết bị cần đo. Kiến trúc đầu đo từ xa với cáp 1,85 mm ngắn đưa điểm đo lại sát linh kiện, giảm suy giảm do kênh truyền lossy gây ra.
- Phân tích mắt và jitter độ chính xác cao: máy hiện sóng lấy mẫu DCA-M Keysight N1092D hỗ trợ dạng sóng NRZ và PAM-4 trong dải 8,4–64 GBaud, băng thông quang 45 GHz, 4 kênh, điều khiển qua phần mềm FlexDCA. Kiến trúc lấy mẫu tuần tự cho sàn nhiễu và sàn jitter rất thấp — điều kiện cần để con số biên mắt PAM4 có ý nghĩa.
Nguyên tắc chọn không đổi so với các phép đo tốc độ cao khác: sàn nhiễu và sàn jitter của thiết bị đo phải thấp hơn hẳn mức cần đo, nếu không bạn đang đo chính hệ đo của mình. Về nền tảng phân rã jitter và cách đọc biên thời gian, bạn có thể tham khảo bài đo jitter và eye diagram cho tín hiệu tốc độ cao; các khái niệm RJ/DJ và đường cong bathtub trình bày ở đó áp dụng trực tiếp cho từng mắt PAM4 khi kết hợp BERT M8040A với máy hiện sóng lấy mẫu.
Kết luận
Kiểm thử PCIe 6.0 khác về bản chất chứ không chỉ khác về tốc độ. PAM4 làm biên nhiễu hẹp lại khoảng 9,5 dB, FEC đưa thêm một lớp trừu tượng giữa lớp vật lý và lớp ứng dụng, còn ngưỡng đánh giá chuyển từ BER 10⁻¹² sang first burst error rate 10⁻⁶. Kỹ sư nào vẫn đọc kết quả bằng tư duy NRZ sẽ hoặc kết luận sai, hoặc bỏ lọt việc biên dự phòng của thiết kế đã cạn từ lâu.
Với các phép đo cận biên như thế này, tình trạng hiệu chuẩn của thiết bị đo không phải là thủ tục hành chính mà là điều kiện để số liệu có nghĩa. Techmaster Electronics là đại lý uỷ quyền Keysight tại Việt Nam và vận hành phòng hiệu chuẩn theo ISO/IEC 17025 cho máy hiện sóng, thiết bị đo tốc độ cao và hệ thống đo tỉ lệ lỗi bit. Để được tư vấn cấu hình trạm kiểm thử PCIe 6.0 phù hợp với ngân sách và giai đoạn dự án, hoặc đặt lịch hiệu chuẩn, vui lòng liên hệ hotline 0908 173 345.
