Một gói chiplet có thể chứa hàng nghìn đường tín hiệu nối die với die, mỗi đường chỉ dài vài milimét và nằm ngay dưới lớp đế. Khi liên kết không lên tốc độ, khó biết lỗi nằm ở die, ở lớp nối trung gian hay ở huấn luyện liên kết, vì không có chỗ cắm đầu dò.
Bài này trình bày cách tiếp cận kiểm thử UCIe cho chiplet từ góc nhìn đo lường: chuẩn UCIe chia liên kết thành những lớp nào, vì sao ngân sách kênh của nó được định nghĩa khác các chuẩn SerDes quen thuộc, phần nào phải giải bằng mô phỏng và phần nào thiết bị đo thực sự giúp được.
UCIe là gì: ba lớp của giao tiếp die-to-die
UCIe (Universal Chiplet Interconnect Express) là chuẩn mở cho giao tiếp die-to-die bên trong một gói. Theo bài trình bày của Debendra Das Sharma (Intel) tại IEEE EDPS 2023, đặc tả UCIe 1.0 chia ngăn xếp thành ba lớp:
- Lớp giao thức: mang PCIe, CXL hoặc giao thức dạng streaming như AXI, CHI. Với PCIe và CXL, UCIe dùng lại bài kiểm tra tuân thủ của chính các chuẩn đó.
- Lớp D2D Adapter: phân xử khi có nhiều giao thức, CRC và truyền lại khi cần, quản lý trạng thái liên kết và thương lượng tham số. Hai giao diện chuẩn hoá là FDI (phía giao thức) và RDI (phía lớp vật lý). Ở chế độ raw, lớp này được bỏ qua.
- Lớp vật lý (PHY): huấn luyện liên kết, sửa lỗi và đảo thứ tự lane, xáo trộn dữ liệu, mạch tương tự phía trước, cấp xung clock và kênh sideband.
Về điện, UCIe 1.0 dùng tín hiệu NRZ một chiều ở các tốc độ 4, 8, 12, 16, 24 và 32 GT/s. Dữ liệu truyền đơn cực, còn clock được chuyển tiếp dạng vi sai đi song song với dữ liệu, theo kiến trúc “matched”: đường clock và đường dữ liệu được làm khớp nhau giúp giảm đáng kể công suất cho khâu khôi phục clock và chịu nhiễu nguồn tốt hơn. Mỗi module còn có một sideband hai dây tốc độ 800 MT/s, dùng cho huấn luyện, gỡ lỗi và quản lý.
UCIe 1.1 (8/2023) thêm thanh ghi ghi biên mở mắt và nhật ký lỗi theo lane. UCIe 2.0 (8/2024) thêm UCIe-3D cho hybrid bonding và kiến trúc DFx chuẩn hoá (UDA). UCIe 3.0 (8/2025) nâng tốc độ lên 48 và 64 GT/s, giữ tương thích ngược.
Gói tiêu chuẩn và đóng gói tiên tiến: hai loại kênh khác hẳn nhau
Số liệu dưới đây lấy từ hướng dẫn về điện của UCIe Consortium tại Hot Chips 2023.
UCIe-S: gói tiêu chuẩn (2D)
Die đặt cạnh nhau trên đế hữu cơ. Bước bump 100–130 µm, kênh dài tới 25 mm, mỗi module rộng 16 lane. Máy phát có kết cuối, còn kết cuối phía thu được áp dụng theo bảng quy định của chuẩn. Chỉ tiêu băng thông theo chiều dài cạnh die là 28–224 Gb/s/mm, hiệu suất năng lượng mục tiêu 0,5–1,25 pJ/bit tuỳ tốc độ.
UCIe-A: đóng gói tiên tiến (2.5D)
Với đóng gói tiên tiến, die nối qua cầu silicon (ví dụ EMIB) hoặc interposer (ví dụ CoWoS). Bước bump 25–55 µm, kênh không quá 2 mm, mỗi module rộng 64 lane và máy thu không có điện trở kết cuối. Đổi lại, chỉ tiêu băng thông theo cạnh die lên 165–1317 Gb/s/mm và năng lượng chỉ 0,25–0,6 pJ/bit. Vì mật độ lane cao, UCIe-A có cơ chế dự phòng: hai lane dự phòng trên mỗi 32 bit để sửa lỗi kết nối.
Mục tiêu tỷ lệ lỗi bit cũng khác nhau. Gói tiên tiến yêu cầu BER 10−27 ở 4, 8 và 12 Gb/s, còn từ 16 Gb/s trở lên là 10−15. Gói tiêu chuẩn chỉ giữ 10−27 ở 4 và 8 Gb/s. Ở mức 10−15, CRC và truyền lại gánh phần còn lại. Hệ quả cho người đo: ở dải BER cực thấp như 10−27, không thể đếm lỗi bằng thiết bị trong thời gian hợp lý, nên biên độ phải được chứng minh bằng mô phỏng và ngoại suy.
Ngân sách kênh: vì sao UCIe dùng VTF thay mặt nạ suy hao
UCIe không dùng mặt nạ suy hao theo tham số S như PCIe. Theo tài liệu Hot Chips 2023, kênh phải đạt mặt nạ mắt tối thiểu trong mô phỏng tuân thủ kênh với mô hình hành vi TX và RX không nhiễu, không jitter. Suy hao chèn và nhiễu xuyên kênh được đặc tả bằng hàm truyền điện áp (VTF), tức tỷ số giữa điện áp tín hiệu ở đầu ra và ở đầu vào của đường kết nối. Lý do được ghi thẳng: đường truyền quá ngắn, nên VTF thực tế hơn cách dựa trên tham số S.
Mặt nạ mắt của kênh được quy định như sau, khi đã bật cân bằng:
- 4–16 Gb/s: cao 40 mV, rộng 0,75 UI.
- 24–32 Gb/s: cao 40 mV, rộng 0,65 UI.
- Chế độ ghép chặt (dùng chung hoặc chuyển tiếp nguồn), tới 16 Gb/s: 250 mV và 0,7 UI với mức ra máy phát 0,75 V.
Quy đổi: ở 32 GT/s một UI dài 31,25 ps, nên 0,65 UI chỉ khoảng 20,3 ps.
Ngân sách kênh nằm trong ngân sách thời gian
Ngân sách kênh không đứng riêng. UCIe cộng phần đóng mắt do kênh (Ch, lấy từ phân tích toàn vẹn tín hiệu) với jitter tổng n-UI của máy phát, sai số chu kỳ nhiệm vụ, lệch giữa các lane phía phát, sai số huấn luyện clock so với dữ liệu, jitter vi sai phía thu, sai pha và khẩu độ lấy mẫu; tổng các thành phần này không được vượt 1 UI. Interposer ngốn biên nhiều hơn dự kiến thì mạch PHY sẽ hụt, dù từng khối riêng lẻ vẫn đạt.
Vì sao kiểm thử UCIe cho chiplet khó hơn kiểm thử SerDes
Cổng SerDes trên bo mạch có đầu nối và điểm đo; khi kiểm thử UCIe cho chiplet thì gần như không.
Không có điểm đo trên đường tín hiệu
Kênh UCIe-A dài không quá 2 mm và nằm trong interposer hoặc cầu silicon. Sau khi lắp ráp, không có vị trí nào để đặt đầu dò lên đường dữ liệu. Thông tin chủ yếu đến từ chính die qua sideband và thanh ghi.
Bump quá nhỏ để dò trực tiếp
Trước khi ghép, mỗi die cần được sàng lọc. Semiconductor Engineering dẫn ý kiến trong ngành rằng mũi dò gần như phá huỷ micro-bump, nên nhiều thiết kế thêm pad hy sinh lớn hơn để dò, rồi dựa vào BIST bộ nhớ, BIST logic, scan và vòng lặp I/O để kiểm tra chức năng. FormFactor cho biết card dò Altius của họ hỗ trợ dò micro-bump dạng lưới bước 45 µm.
Năng suất nhân lên theo số die
Ghép nhiều die vào một gói là nhân năng suất của chúng với nhau. Đặc tả tuân thủ của UCIe phản ánh điều này: DUT phải qua sàng lọc die trước khi ghép, được thử với một bản triển khai UCIe tham chiếu (“golden”), và với gói tiên tiến thì cầu silicon hoặc interposer cũng phải là loại đã biết tốt.
Các tính năng tuân thủ điện ở lớp PHY gồm: quét biên thời gian, quét biên điện áp (nếu hỗ trợ), đo BER, lệch giữa các lane ở cả phía phát và phía thu, và cân bằng phía phát. Phần mềm tuân thủ đọc, ghi thanh ghi qua sideband.
Quy trình mô phỏng trước, đo sau
Vì vậy mô phỏng là trung tâm. Phần mô phỏng kênh SerDes bằng mô hình hành vi đã có trong bài mô phỏng toàn vẹn tín hiệu kênh SerDes bằng IBIS-AMI; ở đây chỉ tập trung vào điểm riêng của UCIe.
Bước 1: mô phỏng tuân thủ kênh bằng VTF
Keysight giới thiệu Chiplet PHY Designer ngày 24/1/2024, là công cụ trong bộ Advanced Design System (ADS) để mô phỏng liên kết die-to-die. Theo thông cáo của Keysight, công cụ tính VTF để kiểm tra tuân thủ UCIe, phân tích BER xuống tới 10−27 hoặc 10−32, đo chiều cao mắt, độ rộng mắt, độ lệch, biên mặt nạ và đường đồng mức BER, đồng thời phân tích clock chuyển tiếp. Bản 2025 bổ sung UCIe 2.0 và chuẩn Bunch of Wires của OCP.
Bước 2: đo cấu trúc thử để hiệu chỉnh mô hình
Mô phỏng chỉ tốt bằng mô hình kênh đưa vào. Cách làm thực tế là thiết kế các cấu trúc thử (coupon) trên interposer hoặc đế, có pad dò hoặc đầu nối, rồi đo tham số S của chúng bằng máy phân tích mạng để so với mô hình trích xuất.
Về dải tần: tần số Nyquist bằng một nửa tốc độ dữ liệu, tức 8 GHz ở 16 GT/s, 16 GHz ở 32 GT/s và 32 GHz ở 64 GT/s của UCIe 3.0. Dải đo thường phải phủ rộng hơn Nyquist nhiều lần để mô hình miền thời gian có đủ thông tin về sườn xung.
Bước 3: sàng lọc die và kiểm tra trên phương tiện thử
Trên phương tiện thử (test vehicle) có đưa tín hiệu ra ngoài, kỹ sư có thể quan sát sideband, clock chuyển tiếp và các lane tốc độ thấp bằng máy hiện sóng, hoặc cấp mẫu dữ liệu NRZ có kiểm soát vào máy thu bằng BERT để xem biên lỗi.
Bước 4: gói đã lắp ráp
Đối chiếu kết quả quét biên và bộ đếm lỗi với dự đoán ở bước 1 để kiểm chứng ngân sách kênh trên sản phẩm thật.
Những lỗi hay gặp
- Áp mặt nạ suy hao kiểu PCIe cho kênh UCIe dài vài milimét, trong khi chuẩn đặc tả bằng VTF và mặt nạ mắt.
- Dồn hết biên thời gian cho kênh, để mạch PHY không còn chỗ cho jitter và sai số huấn luyện.
- Kỳ vọng đo trực tiếp BER 10−27 bằng thiết bị; con số này phải đến từ mô phỏng và ngoại suy.
- Chọn máy hiện sóng mà quên so băng thông với tần số Nyquist của tốc độ cần quan sát.
Chọn thiết bị Keysight cho phòng lab chiplet
Không có thiết bị “kiểm thử UCIe” trọn gói; mỗi thiết bị trả lời một câu hỏi trong quy trình trên.
Keysight N5247B là máy phân tích mạng PNA-X có bản 2 cổng và 4 cổng, dải tần 10 MHz đến 67 GHz, cổng đo 1,85 mm 50 Ω; với tuỳ chọn 425 mở rộng tần số thấp, dải bắt đầu từ 900 Hz. Dải 67 GHz phủ nhiều lần Nyquist của 32 và 64 GT/s; bản 4 cổng đo được cặp đường lân cận trên coupon.
Keysight MXR608B thuộc dòng Infiniium MXR B-Series với băng thông 6 GHz, 8 kênh analog, lấy mẫu 16 GSa/s đồng thời trên cả 8 kênh, ADC 10 bit và bộ nhớ chuẩn 200 Mpts mỗi kênh. Tám kênh cho phép xem cùng lúc clock, valid, sideband và vài lane. Cần nói rõ giới hạn: 6 GHz thấp hơn tần số Nyquist 8 GHz của 16 GT/s, nên máy này phù hợp với sideband 800 MT/s và các lane chạy 4–8 GT/s trong quá trình khởi tạo, còn phân tích mắt ở tốc độ cao hơn cần máy hiện sóng băng thông lớn hơn.
Keysight M8040A là BERT dạng module AXIe, tạo và phân tích tín hiệu NRZ, PAM3 và PAM4 tới 64 Gbaud, có hai kênh phát mẫu trên mỗi module để kênh thứ hai đóng vai lane gây nhiễu. Datasheet của máy liệt kê các chuẩn như PCIe, 400GbE, USB4 chứ không nêu UCIe; giá trị của nó nằm ở việc cấp mẫu NRZ sạch, có kiểm soát vào máy thu trên phương tiện thử. Ứng dụng của máy cho PCIe 6.0 đã được trình bày trong bài kiểm thử tuân thủ PCIe 6.0 PAM4 bằng BERT.
Về phần mềm, Techmaster cung cấp Keysight W4321EP, một gói phần mềm thiết kế PathWave. Cấu hình giấy phép cụ thể cần xác nhận với Techmaster theo nhu cầu từng nhóm.
Kết luận
Làm kiểm thử UCIe cho chiplet hiệu quả bắt đầu từ việc chấp nhận rằng liên kết đã lắp ráp gần như không thể dò trực tiếp. Ngân sách kênh được chứng minh bằng mô phỏng VTF và mặt nạ mắt, mô hình được hiệu chỉnh bằng phép đo tham số S trên cấu trúc thử, die được sàng lọc trước khi ghép, và gói hoàn chỉnh được đánh giá qua các chức năng quét biên, đếm lỗi mà chuẩn đã đưa vào silicon.
Techmaster Electronics là đại lý uỷ quyền của Keysight tại Việt Nam, vận hành phòng hiệu chuẩn theo ISO/IEC 17025 và hỗ trợ hiệu chuẩn máy phân tích mạng, máy hiện sóng và hệ thống BERT. Để được tư vấn cấu hình phòng lab chiplet hoặc đặt lịch hiệu chuẩn, vui lòng liên hệ hotline 0908 173 345.
