Đo đặc tính TFT (transistor màng mỏng): độ linh động hiệu dụng, trễ và ổn định ứng suất

Transistor màng mỏng là linh kiện chuyển mạch nằm dưới từng điểm ảnh của màn hình LCD và OLED, và ngày càng xuất hiện trong cảm biến, mạch in dẻo. Khác với MOSFET silic đơn tinh thể, TFT dùng lớp bán dẫn vô định hình, đa tinh thể, oxit hoặc hữu cơ, nên đặc tuyến của nó nhạy với bẫy điện tích, điện trở tiếp xúc và môi trường. Vì vậy đo đặc tính TFT không dừng ở việc quét một đường I-V: con số độ linh động hiệu dụng có thể sai hàng chục lần nếu trích sai cách, đường cong đi và về có thể lệch nhau, và điện áp ngưỡng có thể trôi sau vài phút ứng suất cổng. Bài viết trình bày cách trích độ linh động, cách đo trễ đặc tuyến, quy trình thử ứng suất và cấu hình thiết bị.

TFT khác MOSFET silic ở điểm nào khi đo

Theo bài tổng quan của Kamiya, Nomura và Hosono (Science and Technology of Advanced Materials, 2010), TFT silic vô định hình a-Si:H có độ linh động thấp, dưới 1 cm²/Vs, còn TFT silic đa tinh thể có thể vượt 100 cm²/Vs. TFT oxit a-IGZO đạt độ linh động trên 10 cm²/Vs ngay cả khi chế tạo ở nhiệt độ phòng. Transistor a-IGZO trên đế nhựa PET do Nomura công bố năm 2004 vẫn giữ độ linh động bão hoà trên 7 cm²/Vs sau thử uốn với bán kính cong 30 mm.

Dải giá trị rộng như vậy kéo theo yêu cầu đo rất khác nhau. Dòng tắt của TFT thường ở mức picoampe hoặc thấp hơn, trong khi dòng mở của TFT đa tinh thể lớn hơn nhiều bậc. Bài tổng quan cũng xếp các cơ chế suy giảm của a-IGZO thành ba nhóm: hiệu ứng mặt sau kênh, tạo bẫy ở mặt phân cách và trong lớp cách điện cổng, và tạo trạng thái donor do nung Joule. Mỗi nhóm để lại dấu vết khác nhau trên đặc tuyến, và phép đo phải được thiết kế để phân biệt chúng.

Đo đặc tính TFT: trích độ linh động hiệu dụng đúng cách

Mô hình dòng máng dạng bình phương, như Bittle và cộng sự viết trong Nature Communications (2016), là cơ sở của phép trích:

• Vùng tuyến tính: I_D = (µ_lin·W·C_i/L)·(V_GS − V_th)·V_DS, suy ra µ_lin = (L/(W·C_i·V_DS))·∂I_D/∂V_GS.
• Vùng bão hoà: I_D = (µ_sat·W·C_i/2L)·(V_GS − V_th)², suy ra µ_sat = (2L/(W·C_i))·(∂√I_D/∂V_GS)².

Hai công thức cho thấy ba nguồn sai số trực tiếp. Thứ nhất là C_i, điện dung lớp cách điện cổng trên đơn vị diện tích: µ tỉ lệ nghịch với C_i, nên sai C_i 20 % là sai độ linh động 20 %. C_i nên được đo trên tụ thử cùng lô thay vì tính từ bề dày danh định. Thứ hai là giả thiết độ linh động không phụ thuộc điện áp cổng; khi giả thiết này sai, đạo hàm cho ra một “độ linh động” thay đổi theo V_GS, và con số đỉnh thường bị báo cáo. Thứ ba là điện trở tiếp xúc. Bittle và cộng sự chỉ ra rằng với tiếp xúc bị điều khiển bởi cổng, độ linh động trích từ đặc tuyến DC có thể bị đánh giá cao từ một bậc độ lớn trở lên, và trong linh kiện rubrene của họ mức chênh lên tới 14 lần.

Choi và cộng sự (Nature Materials, 2018) tổng hợp các bẫy thường gặp trong trích độ linh động và đề xuất một hệ số tin cậy của phép đo, cho biết linh kiện đang được đo cách hành vi của một transistor lý tưởng theo sách giáo khoa bao xa. Thực hành tốt vì thế là: báo cáo cả µ_lin và µ_sat, vẽ đường µ theo V_GS thay vì chỉ một con số, và kiểm tra đường √I_D có thẳng thật hay không. Cách trích V_th dùng trong các công thức trên được trình bày chi tiết trong bài trích điện áp ngưỡng Vth.

Độ dốc dưới ngưỡng và mật độ bẫy mặt phân cách

Độ dốc dưới ngưỡng S = dV_GS/d(log₁₀ I_DS) là thông số thứ hai cần báo cáo. Kamiya ghi nhận TFT a-IGZO có S khoảng 100 mV/decade, tương đương TFT silic đa tinh thể, và vì S thay đổi theo V_GS nên người ta thường lấy giá trị nhỏ nhất. Giới hạn nhiệt động là khoảng 58,5 mV/decade ở 295 K.

Từ S có thể ước lượng cận trên của mật độ bẫy mặt phân cách theo Blülle và cộng sự (arXiv 1401.2094): D_it,max = (C_i/q²)·[q·S/(k_BT·ln10) − 1]. Một lần nữa C_i xuất hiện trực tiếp, nên phép đo C-V không phải việc phụ. Nguyên lý C-V trên tụ MOS được trình bày trong bài đo C-V tụ MOS tần số cao.

Trễ đặc tuyến: quét đi và quét về

Trễ đặc tuyến thường được định lượng bằng hiệu điện áp ngưỡng giữa hai chiều quét: V_HYST = V_th(quét về) − V_th(quét đi). Nguyên nhân phổ biến là điện tích bị bẫy và nhả ở mặt phân cách, cùng với phân tử nước và oxy hấp phụ. Với a-IGZO chưa ủ nhiệt, Kamiya dùng phân tích C-V để liên hệ trễ với các trạng thái trong vùng cấm nằm 0,1–0,3 eV dưới đáy vùng dẫn.

Vì trễ là hiện tượng phụ thuộc thời gian, kết quả thay đổi theo tốc độ quét, dải V_GS và điện áp máng. Ba điều nên cố định và ghi vào báo cáo: tốc độ quét (bước điện áp và thời gian giữ mỗi bước), dải quét, và điều kiện môi trường (chân không, khí trơ hay không khí, có che sáng hay không). Linh kiện lý tưởng cho độ dốc dưới ngưỡng như nhau ở cả hai chiều quét, dấu hiệu không có bẫy điện tích lâu dài.

Ổn định ứng suất cổng: PBS, NBS và NBIS

Thử ổn định ứng suất đặt một điện áp cổng không đổi trong thời gian dài và theo dõi độ trôi V_th. Libsch và Kanicki (Applied Physics Letters, 1993) mô tả độ trôi ở TFT a-Si:H theo hàm mũ giãn, giải thích bằng cơ chế tiêm và bẫy điện tích. Dạng hàm được các nghiên cứu a-IGZO sau này dùng lại là ΔV_th(t) = ΔV_th0·[1 − exp(−(t/τ)^β)], với ΔV_th0 là độ trôi khi thời gian tiến tới vô cùng, τ là thời gian bẫy đặc trưng và β là số mũ giãn. Kamiya cũng ghi nhận ΔV_th của a-IGZO tuân theo luật này.

Không có một điều kiện ứng suất chuẩn chung. Ví dụ, một nghiên cứu a-IGZO dùng V_GS = +5 V và +7 V tới 3 600 s, một nghiên cứu khác dùng +20 V tới 5 000 s. Với TFT oxit, thử ứng suất âm có chiếu sáng (NBIS) đặc biệt quan trọng: Mativenga và cộng sự (Scientific Reports, 2021) ghi nhận điện áp âm khi không có ánh sáng gây thay đổi không đáng kể ở a-IGZO, còn ánh sáng mới là tác nhân chính, và tính toán nguyên lý thứ nhất chỉ ra nút khuyết oxy đóng vai trò bẫy lỗ trống.

Bẫy phương pháp lớn nhất là hồi phục: trong chu kỳ đo, ngắt ứng suất, đo lại, một phần điện tích bẫy được nhả ra ngay trong lúc đo, nên độ trôi bị đánh giá thấp. Cách giảm là rút ngắn thời gian đo xen kẽ xuống mức micro giây hoặc đo trong khi vẫn giữ ứng suất. Quy trình tương tự cho MOSFET silic được trình bày trong bài thử nghiệm NBTI và PBTI. Về báo cáo, IEEE 1620-2008 (được IEC chấp nhận thành IEC 62860 năm 2013) quy định phương pháp đặc trưng hoá transistor hữu cơ, gồm kỹ thuật đo, cách báo cáo dữ liệu và điều kiện thử, và đặc biệt lưu ý các nguồn sai số của phép đo trở kháng cao.

Chọn thiết bị Keysight để đo đặc tính TFT

Keysight B1500A là khung máy 10 khe với dải đo tổng 0,1 fA–1 A và 0,5 µV–200 V. SMU công suất cao HPSMU đạt 200 V/1 A, SMU độ phân giải cao HRSMU đạt 1 fA, và độ phân giải 0,1 fA cần bộ ASU đi kèm MPSMU hoặc HRSMU. Mô-đun MFCMU đo C-V từ 1 kHz tới 5 MHz, HRSMU hỗ trợ C-V tựa tĩnh có bù dòng rò, và mô-đun WGFMU cho phép đo I-V xung và I-V quá độ tốc độ cao, phù hợp cho thử ứng suất có đo xen kẽ ngắn. Phần mềm EasyEXPERT group+ cài được trên số máy tính không giới hạn.

Cho dây chuyền hoặc phòng thí nghiệm cần cấu hình gọn hơn, Keysight B2912C là SMU 2 kênh với độ phân giải 10 fA / 100 nV, tới 210 V và 3 A DC / 10,5 A xung, đủ để quét đặc tuyến truyền và đặc tuyến ra của TFT bằng hai kênh cổng và máng.

Để đo C_i ở tần số thấp hơn 1 kHz hoặc làm C-V tách riêng, máy đo LCR Keysight E4980A phủ 20 Hz–2 MHz với độ chính xác cơ bản 0,05 %. Lưu ý phân cực DC chuẩn chỉ 0 tới +2 V; quét C-V cổng TFT tới ±40 V cần tuỳ chọn 001. Một nghiên cứu NBIS trên a-IGZO năm 2021 đã dùng chính dòng E4980A để đo C-V ở 1 kHz, biên độ 0,1 V.

Kết luận

Đo đặc tính TFT cần ba lớp: độ linh động hiệu dụng trích đúng cách với C_i đo được và kiểm tra điện trở tiếp xúc; trễ đặc tuyến với tốc độ quét và môi trường được cố định; và ổn định ứng suất cổng với thời gian đo xen kẽ đủ ngắn để không đánh giá thấp độ trôi. Mọi kết quả đều phụ thuộc vào độ chính xác dòng picoampe và điện dung.

SMU, máy đo LCR và máy phân tích thông số bán dẫn cần được hiệu chuẩn định kỳ để giữ độ chính xác ở dải dòng thấp. Techmaster Electronics cung cấp dịch vụ hiệu chuẩn theo ISO/IEC 17025 cho các thiết bị này. Liên hệ hotline 0908 173 345 để được tư vấn cấu hình đo và lịch hiệu chuẩn.

Biên soạn bởi Khanh Nguyen — Marketing Manager, Techmaster Electronics JSC.