Thử nghiệm TDDB — đánh thủng điện môi phụ thuộc thời gian — trả lời câu hỏi khó nhất trong độ tin cậy bán dẫn: lớp điện môi cổng dày vài nanomet sống được bao lâu ở điều kiện làm việc thật, khi bạn chỉ có vài tuần để thử và vài chục mẫu để hỏng?
Câu trả lời không nằm ở một con số đo được, mà ở một chuỗi suy luận: ép hỏng ở điện áp và nhiệt độ cao, khớp thời điểm hỏng vào một phân bố thống kê, rồi ngoại suy ngược về điều kiện sử dụng và mức phần triệu. Mỗi mắt xích đều có chỗ sai. Bài này đi qua cả chuỗi — tiêu chuẩn JEDEC hiện hành (đã đổi lớn năm 2024), các mô hình gia tốc, toán Weibull, và những bẫy đo lường khiến một chiến dịch thử nghiệm TDDB tốn hàng tháng cho ra con số vô nghĩa.
Thử nghiệm TDDB đo cái gì: ba pha từ sinh bẫy tới đánh thủng cứng
Đánh thủng điện môi cổng không xảy ra tức thì mà đi qua ba pha rõ rệt:
- Sinh bẫy. Dưới điện trường 5–10 MV/cm, liên kết cộng hoá trị bị phá, sinh bẫy trong oxit — nút khuyết oxy, liên kết treo. Hạt tải xuyên hầm qua điện môi theo cơ chế Fowler–Nordheim hoặc xuyên hầm có bẫy hỗ trợ, phá liên kết nguyên tử trên đường đi.
- Đánh thủng mềm. Bẫy tích tụ tới khi tạo thành đường dẫn thấm nối cổng với đế. Kênh dẫn này làm tăng dòng rò và giảm tốc độ chuyển mạch — nhưng linh kiện chưa chết.
- Đánh thủng cứng. Nhiệt do dòng rò sinh thêm bẫy, đường dẫn rộng ra và bớt điện trở, dẫn tới chạy trốn nhiệt và phá huỷ hoàn toàn điện môi.
Chi tiết đáng giá nhất của lý thuyết thấm: không phải đường dẫn thấm nào cũng giết linh kiện — một đường dẫn đã hình thành chỉ có xác suất khoảng 10⁻³ khởi phát đánh thủng phá huỷ. Vì vậy tiêu chí “hỏng” phải được định nghĩa trước khi bấm nút chạy, và đánh thủng mềm được nhận dạng bằng hình dạng và độ ồn của dòng rò chứ không chỉ độ lớn: dòng rò ồn mạnh với đặc tuyến I-V theo luật luỹ thừa, trong khi đánh thủng cứng cho đặc tuyến gần tuyến tính.
JEDEC đã đổi luật chơi: JESD92 bị rút, JESD263 thay thế
Đây là điểm rất nhiều tài liệu nội bộ và bài báo còn trích sai. JESD92 đã bị rút: trang chính thức của JEDEC ghi trạng thái “Rescinded” kèm câu JESD92 bị uỷ ban rút vào tháng 6/2024, thay bằng JESD263. Cùng số phận, JESD35A — quy trình thử điện môi mỏng mức wafer với ba phép V-Ramp, J-Ramp và Bounded J-Ramp — cũng bị rút cùng đợt.
Văn bản hiện hành là JESD263 “Gate Dielectric Breakdown”, công bố tháng 3/2024, gộp bốn tài liệu cũ: JESD35A, JESD35-1 Addendum, JESD35-2 và JESD92. Phạm vi của nó là mô tả các quy trình ước lượng tính toàn vẹn tổng thể của điện môi cổng; tải miễn phí sau khi đăng ký tài khoản JEDEC.
Một nhầm lẫn cần tránh: JESD241 không phải bản thay thế cho TDDB — đó là tài liệu về bất ổn định nhiệt độ – phân cực (BTI), công bố 12/2015, tái xác nhận 9/2021, kế thừa JESD90. Sơ đồ đúng: trục BTI đi JESD90 → JESD241; trục điện môi cổng đi JESD35A + JESD35-1 + JESD35-2 + JESD92 → JESD263.
Về mô hình cơ chế hỏng, tài liệu tham chiếu là JEP122H (9/2016) — đường dẫn trên trang JEDEC vẫn ghi “jep-122e” dù nội dung phục vụ là bản H, đúng kiểu lỗi trích dẫn lan truyền. JEP122H liệt kê các cơ chế hỏng cùng năng lượng kích hoạt hoặc hệ số gia tốc tương ứng, và không miễn phí với đơn vị ngoài JEDEC.
Bốn mô hình gia tốc và giới hạn của từng mô hình
Ngoại suy từ điều kiện ép về điều kiện dùng đòi hỏi một mô hình gia tốc. Bốn mô hình đang song song tồn tại và không thay thế được cho nhau:
- Mô hình nhiệt-hoá (mô hình E). Thời gian tới hỏng giảm theo hàm mũ của điện trường oxit và nhiệt độ; chủ yếu cho oxit dày (SiO₂). Được chấp nhận rộng nhất, áp dụng cho mọi độ dày, và bảo thủ nhất trong các mô hình đã công bố.
- Mô hình phun lỗ trống ở anode (1/E). Thời gian đánh thủng giảm theo hàm mũ của nghịch đảo điện trường.
- Mô hình luỹ thừa điện áp (V^N), hay mô hình giải phóng hydro ở anode: liên kết Si-H gần giao diện Si/SiO₂ bị kích thích bởi một hoặc nhiều sự kiện điện tử. Dùng cho MOSFET điện môi siêu mỏng, dưới 4 nm với vật liệu high-K.
- Mô hình hàm mũ E^1/2, theo dòng, cho điện môi liên kết nền SiO₂ low-K.
Hai mô hình đầu bù trừ điểm yếu của nhau: mô hình E khớp được hệ số gia tốc trường đo được nhưng không hoà giải với quan sát rằng dòng xuyên hầm đóng vai trò mạnh; mô hình 1/E giải thích được vai trò dòng xuyên hầm nhưng không giải thích được phụ thuộc nhiệt độ.
Lập luận sắc nhất chống lại hệ số gia tốc điện áp dạng hàm mũ hằng số lại là lập luận thống kê: luật hàm mũ với hệ số gia tốc hằng số vi phạm tính chất thống kê Poisson vốn được chấp nhận rộng rãi của quá trình đánh thủng, trong khi quan hệ luật luỹ thừa thực nghiệm thì bảo toàn tính chất đó — kết luận rút ra trên oxit siêu mỏng 5 nm xuống tới khoảng 1 nm, dải 2 V tới 6 V, bằng hai cách tiếp cận độc lập.
Phân bố Weibull: β, tỉ lệ diện tích và ngoại suy xuống ppm
Thời điểm hỏng của TDDB được khớp vào phân bố Weibull hai tham số, F(t) = 1 − e^(−(t/η)^β), với β là tham số độ dốc và η là tuổi thọ đặc trưng. Vẽ ln(−ln(1 − F(t))) theo log thời gian cho “đồ thị Weibull”, và β chính là độ dốc. Con số 63,2 % xuất hiện tự nhiên chứ không phải quy ước: khi t = η thì F = 1 − 1/e = 63,2 % và tung độ bằng 0, nên η là thời điểm 63 % mẫu đã hỏng.
Ý nghĩa vật lý của β theo lý thuyết thấm rất gọn: β tỉ lệ thuận với độ dày oxit và tỉ lệ nghịch với diện tích hoạt động. Mô phỏng dùng β = 40 cho oxit dày và β = 4 cho oxit mỏng, nhưng β công bố thực tế cho oxit dày trải từ dưới 2 tới trên 10. Lý do là khuyết tật: khi đưa khuyết tật vào mô phỏng, β của oxit dày tụt từ 40 xuống khoảng 9, rồi khoảng 2,5 khi độ lệch chuẩn năng lượng khuyết tật lên 0,075 eV — trong khi β của oxit mỏng gần như không đổi. Đó cũng là lý do lý thuyết thấm thành công với oxit mỏng nhưng thất bại với oxit dày, mà linh kiện công suất lại dùng oxit cổng dày 20 nm tới 100 nm.
Hai công thức biến β thành con số dùng được. Quy luật tỉ lệ diện tích: τ₆₃ của tụ diện tích A_P liên hệ với τ₆₃ của cấu trúc thử diện tích A_T qua τ₆₃^P = τ₆₃^T · (A_T/A_P)^(1/β) — cầu nối từ cấu trúc thử nhỏ trên wafer sang diện tích cổng thật của sản phẩm, và cả cây cầu đứng trên một mình β. Công thức ngoại suy phân vị: t_F% = t₆₃% · exp{(1/β)·ln(−ln(1−F))}, dùng để hạ từ 63,2 % xuống mức phần triệu; ngành ô tô thường yêu cầu mốc 1 ppm.
Một ví dụ thật: 80 MOSFET SiC 1,2 kV thương mại, thử ứng suất điện áp không đổi, khớp Weibull cho β = 12 và η = 0,35 giờ ở V_G = 45 V; ngoại suy về V_G = 20 V theo mô hình E dự báo t₁ₚₚₘ ở 175 °C lớn hơn 10⁶ giờ (10 linh kiện mỗi điều kiện, thứ hạng trung vị).
Ứng suất điện áp không đổi và bẫy của chính nó
Phương pháp phổ biến nhất là ứng suất điện áp không đổi (CVS): đặt V_G cố định, theo dõi dòng rò cổng theo thời gian, ghi thời điểm hỏng. Đơn giản, dễ tự động hoá — và có ba bẫy.
Một nghiên cứu mức wafer ở 200 °C trên oxit SiO₂ lắng đọng dày khoảng 50 nm kết luận thẳng: các phương pháp ứng suất điện áp không đổi cho dự báo TDDB lạc quan ở trường thấp. Nguyên nhân là bắt giữ điện tích quá độ khi áp V_G đột ngột, làm điện trường oxit thực tế biến đổi dù điện áp cổng cố định — ứng suất điện áp cố định không đồng nghĩa ứng suất trường cố định. Ứng suất dòng không đổi kiểm soát điện trường tốt hơn và cho đồ thị Weibull dốc hơn.
Bẫy thứ hai: nhiệt độ tạo được giả tạo. Một nghiên cứu ghi nhận dòng rò tăng ở 280 °C thực ra đi qua đường rò trong vỏ nhựa chứ không qua oxit, vì vỏ các linh kiện đó chỉ định mức tới 175 °C. Cũng lưu ý giới hạn dòng đặt để bảo vệ máy, không phải bảo vệ mẫu: trong một cấu hình thật, giới hạn dòng rò cổng đặt ở 100 mA.
Bẫy thứ ba là sàn nhiễu, và có một ví dụ đã công bố minh hoạ trọn vẹn. Trong nghiên cứu trên MOSFET SiC đóng gói của ba nhà cung cấp, kết quả đo dưới 30 V không phải dòng rò thật mà là sàn nhiễu của cấu hình đo; dòng rò cổng ở điều kiện vận hành bình thường thấp hơn sàn nhiễu 100 pA với cả ba nhà cung cấp. Sàn nhiễu đó đã xoá sạch vùng dữ liệu ở điều kiện sử dụng — đúng vùng cần để kiểm chứng ngoại suy, trong khi phép đo TDDB mức wafer trên 4H-SiC có trục dòng cổng trải từ 10⁻¹³ A (100 fA) trở lên.
Vì vậy khi đọc catalogue, cần phân biệt độ phân giải với sàn nhiễu. Keysight công bố 0,01 fA cho điện kế B2980C là độ phân giải đo; nhiễu RMS công bố dưới dạng đặc tính bổ sung là 140 aA ở dải 2 pA, 10 giây, không cáp, nắp che hở — lớn hơn con số đầu bảng khoảng 14 lần. Chỉ tiêu bảo đảm ở dải 2 pA là ±(1 % + 3 fA). Cả ba đều đúng; dùng nhầm vào chỗ thiết kế phép đo mới là sai.
Chọn cấu hình Keysight cho thử nghiệm TDDB
- Độ tin cậy CMOS mức wafer — Keysight B1500A có mười khe cắm mô-đun, dải đo 0,1 fA tới 1 A và 0,5 µV tới 200 V. Quan trọng hơn: thư viện EasyEXPERT đi kèm sẵn các bài thử độ tin cậy — NBTI/PBTI, bơm điện tích, điện di, phun hạt tải nóng, J-Ramp và TDDB (TDDB Vstress, TDDB Istress và biến thể ba linh kiện). Lưu ý mức 0,1 fA chỉ đạt được khi dùng kèm bộ ASU E5288A; HRSMU B1517A một mình cho 1 fA.
- Linh kiện công suất, oxit cổng dày, điện áp cao — Keysight B1505A là máy phân tích linh kiện công suất được dùng trong chính các nghiên cứu TDDB trên SiC nêu ở trên, độ phân giải dòng nhỏ nhất 10 fA. Đọc dải cho đúng: mức 10 kV đến từ bộ mở rộng N1268A với dòng 10 mA, SMU cao áp trong máy là B1513C ở mức 3 kV; mức 1500 A chỉ ở chế độ xung tại ±60 V từ bộ N1265A, độ rộng xung 10–500 µs. Máy không có HRSMU nên không đạt 0,1 fA như B1500A.
- Ứng suất và lấy mẫu trên bàn thí nghiệm — Keysight B2912C là SMU chính xác hai kênh độc lập, độ phân giải đo 10 fA / 100 nV, khoảng lấy mẫu tối thiểu 10 µs. Cảnh báo khi lập quy trình: mức 10 fA chỉ có trên dải ±10 nA, và độ chính xác giảm mạnh khi lấy mẫu nhanh — đừng trích 10 fA và 10 µs trong cùng một câu.
- Đo dòng rò dưới pico-ampe — Keysight B2987C là điện kế kiêm máy đo điện trở cao, 11 dải từ 2 pA tới 20 mA, nguồn áp tới ±1000 V để đặt chính ứng suất CVS, đầu vào triax có màn chắn. Khác B2985C duy nhất ở pin Li-ion, cho phép đo không nhiễu nguồn.
Nếu bạn đang xây dựng năng lực đo tham số mức wafer nói chung, hãy đọc thêm bài về quy trình WLR và chuẩn JEDEC, nơi TDDB chỉ là một trong bốn cơ chế hỏng phải bắt được.
Kết luận: ba mắt xích phải kiểm trước khi tin con số
Tuổi thọ ngoại suy chỉ đáng tin khi cả ba mắt xích cùng vững. Tiêu chuẩn: trích JESD263 chứ không phải JESD92 đã bị rút từ 6/2024. Thống kê: β chi phối cả quy luật tỉ lệ diện tích lẫn ngoại suy xuống ppm — β sai một chút thì tuổi thọ sai vài bậc. Đo lường: biết sàn nhiễu thật của cấu hình mình, và nhớ rằng ứng suất điện áp không đổi vốn dĩ lạc quan ở trường thấp.
Mắt xích thứ tư nằm ngoài phòng thí nghiệm: thiết bị đo phải còn trong hạn hiệu chuẩn và có hồ sơ truy xuất được, nếu không thì mọi con số femto-ampe chỉ là số đẹp. Techmaster Electronics cung cấp dịch vụ hiệu chuẩn theo ISO/IEC 17025 cho máy phân tích tham số, SMU và điện kế, kèm tư vấn cấu hình mô-đun theo loại linh kiện và dải dòng bạn cần đo. Liên hệ hotline 0908 173 345.
